Ｖｅｒｉｌｏｇ　ＨＤＬ　＆　ＶＨＤＬテストベンチ記述の初歩　論理回路の検証で用いるＨＤＬ文法とノウハウ / 安岡　貴志　著